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简单时钟控制d触发器的逻辑电路如图5.4.1所示。 它也是基于基本的RS触发器发展起来的。 d触发器只有一个数据端。
其次，结合其电路结构分析其工作原理。
当时钟信号CP=0时，如果经由G3和G4 本文转载自栅极，则得到、因此d触发器的逻辑状态不变。
当时钟信号CP=1时，经过G3和G4 5.4.1 D栅极，代入基本RS触发器的得到特性方程中，得到时钟信号CP=1。
(5.4.1)
上式是d触发器的特性方程，根据基本RS触发器的限制条件：
因此，时钟控制d触发器的输入端子没有限制。 根据公式(5.4.1)的特性方程，其特征在于，当CP=0时，触发的状态不变； CP=1时，触发器的输出端接收输入端d的数据，并保存在输出端。 根据该特性可以制作的状态图如图5.4.2所示，逻辑状态转移真值表如表5.4.1所示。
在触发器电路结构与工作原理图5.4.1所示的时钟控制d触发器中，已知CP和d的波形如图5.4.3所示，尝试描绘输出端的电压波形。 设为初始状态。
与非时钟控制d触发器的操作特征是：在时钟信号为与非期间，输出端根据输入端d的数据而变化。 根据这个特征制作的输出端的电压波形如图5.4.3所示。
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时钟控制d触发器也同样存在在CP=1期间多次反转的现象。 为了解决这个问题，需要采用边缘结构的d触发器，使输出端的值仅与对应于时钟信号的边缘时刻的d数据有关。 图5.4.4是维持阻塞的d触发器的逻辑电路图和符号。
电路中，是异步复位、设定功能端，其作用如下。
) )，则门G2的输出为例5.4.1，即； 的低电平同时发送到G3后，G3输出为解：，G1的三个输入端均为1，G1输出为5.4.2
) )，则G1输出为边沿D触发器，即； 的低电平同时达到G5时，G5输出为1，CP=1时，G3的三个输入端均为3358www.Sina.com/，G3输出为1G2输出为1，即CP=0时，G3和G4的输出均为0，得到的G2输出为1
分析的结果是，和的复位和设定与时钟信号CP无关地在低电平有效。
另外，当特别不出现低电平时，由于时钟信号的边缘，输出端的逻辑状态与输入端的数据d有关。 其结构如下。
(1) D=0时
当CP=0时，G3、G4的输出为1，G6的输出为1，G5的输出为0，该低电平阻止了G3 在CP变为http://www.Sina.com/http://www.Sina.com /的时刻，G4的输入端的时钟信号为http://www.Sina.com /，其全部输入端为http://www.Sina 因此，将从G4到G6的连接称为位置1维持线。 从G3到G4的连接称为套件0阻塞线。
)2) D=1时
当CP=0时，G3、G4的输出为1，G6的输出为0，该低电平阻塞G4，G5的输出为http://www.Sina.com 在CP变为http://www.Sina.com/http://www.Sina.com /的时刻，G3的输入端的时钟信号为http://www.Sina.com /，其全部输入端为http://www.Sina 因此，将从G3到G5的连接称为位置1维持线。 从G5到G6的连接成套1
>阻塞线。通过上面的分析可知，由于采用了维持阻塞结构，在CP信号的上升沿到来时将D的数据送到了输出端，具有边沿触发特性，在CP信号上升沿之后，D的数据即使发生变化，也不会影响到输出端。其抗干扰能力比主从结构的触发器强。
边沿D触发器的特性方程为：
。 （5.4.2）
例5.4.2 在图5.4.4所示的边沿D触发器中，已知CP、D、和波形如图5.4.5所示，试画出输出端的电压波形。设初始状态。
解：根据边沿D触发器的工作特点，电路中、是直接复位、置位功能端，与此时的CP和D信号无关，在、同时为高电平时，时钟信号的上升沿到来时将D的数据保存到输出端。作出输出端的电压波形如图5.4.5所示。
利用CMOS传输门也可以组成钟控D触发器。其电路结构如图5.4.6所示。电路由两个传输门和两个非-门组成。
当CP = 0时，TG1导通，TG2关断，此时的等效电路如图5.4.7（a）所示，触发器的输出端和的值与输入端D有关，即：，。当CP = 0时，TG2导通，TG1关断，此时的等效电路如图5.4.7（b）所示，触发器的输出端和的状态保持不变。
利用CMOS传输门也可以组成边沿D触发器，其电路结构如图5.4.8所示。
电路采用的是主从结构，将两个CMOS传输门组成的钟控D触发器连接而成。图中的虚线表明的是D触发器的异步复位、置位功能端RD、SD，是高电平有效复位和置位。
当CP = 0时，TG1导通，TG2关断，TG3关断，TG4导通，此时的等效电路如图5.4.9（a）所示，触发器的输出端跟随输入端D的数据变化而变化，而输出端和的值保持不变。
当CP = 1时，TG2导通，TG1关断，TG4关断，TG3导通，此时的等效电路如图5.4.9（b）所示，触发器的输出端和的值取决与的值，也就是说在时钟信号的上升沿到来时，将主触发器的数据送到输出端保存下来，而在时钟信号下降沿前夕，的值是等于此时的输入端D的值，所以在CP由0→1时，输出端接收D的数据，也就是边沿触发器的特点。其逻辑符号如图5.4.4（b）所示。