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计算机组成原理
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进位加法器的设计实验
实验时间
实验
目的
1.
掌握超前进位加法器的原理及其设计方法。
2.
熟悉
CPLD
浅谈APP应用设计与
EDA
使用软件
实验
环境
TD-CMA
1台实验系统、
电脑
一台机器
果实
检查
内
容
（
计算
法律
在、
程程
序
在、
步行
快节奏
和
方方
法律)
1
水平。
实验原理
：
加法器是执行二进制加法运算的逻辑部件，
是的
中央处理器
运算器的基本逻辑部件
(减法通
通过补数相加实现)。 加法器又分为半加法器和全加法器，不考虑低位进位，只考虑二进制数
通过相加，
得到和并向上位的加法器称为半加法器，
全加法器在半加法器的基础上还考虑了低位
进来的进位信号。
全加法器的逻辑表达式如下。
S=ABCi ABCi ABCi ABCi
C0=AB ACi BCi
串行加法器运算速度慢是因为各位的结果依赖于低位的进位，所以不能通过是根本的原因
通过并行进行进位来提高效率。 如果能够设计专用电路以使各位的进位能够并行
发生
可以解决这个问题，而与低位的运算状况无关。 可以进一步推进加法器进位的逻辑表达式