前期介绍了半加法器、全加法器及行波进位加法器(RCA )，本文介绍了进位超前加法器(Lookahead Carry Adder，简称LCA )。 在介绍超前进位加法器之前，分析下行进位加法器的关键路径。
另一方面，行波进位加法器关键路径分析n位行波进位加法器可以级联配置n个全加法器，电路的延迟包括栅极延迟和线路延迟等，分析忽略线路延迟。
单位全加法器门电路图
从输入a、b、cin到输出s和输出cout，有以下路径。
通过a-s:xor1、xor2两个门电路B- s :通过xor 1、xor2的两个门电路CIN-s:xor2的一个门电路a-cout :通过xor 1、and1、or1的三个门电路B- cout : 从cin的输入数据准备好，到所有的s和cout完成，从a或b到cout总共有三个门延迟，是全加法器的最长路径，并且s不参与下一级全加法器的运算，cout作为下一级的cin输入与下一级的s和ccout
4位行波进位加法器的关键路径
n位行波进位加法器的最长路径是" (3(N-1 ) "，因为在n个全加法器级联的行波进位加法器中，除了第一个进位c1具有3个栅极延迟以外，在剩下的n-1个全加法器中生成进位还需要2个栅极延迟与上面的图4位行波进位加法器一样，用红色描绘的路径是最长路径，2*465
二、超前进位加法器对于更宽的加法器n，行波进位加法器的关键路径越长越限制加法器的性能，对高速处理器等来说是一个大瓶颈。 因此，本文介绍的超前进位加法器优化改进进位行进器的重要路径。 RCA的缺点是，第k位的进位Ck必须依赖于前一级的Ck-1，因此最高位的进位在所有前一个进位计算完成之前不能计算结果。 因此，进行进位的加法器的思想是并行计算进位Ck。
观察上式s和c，分别定义共享部分。
对于n位LCA加法器，进位和求和的表达式将重写为：
其中：
其选通电路图如下，实际上是半加法器：
以4位LCA加法器为例，其进位链和和公式分别计算如下。
可以根据上述公式计算Ci和Si，其结构图如下。
4位超前进位加法器结构图
根据超前进位加法器中进位链c和输出s的物理实现方式，大致可以分为以下3种。
递归进位进位加法器(RLCA )分类进位进位进位加法器(Block Lookahead Carry Adder )， BCLA )可以在比特宽度更大的LCA (例如16、32、64比特LCA等，也称为(section-carry-basedcarry-lary ) )上并行地生成所有PG和进位c 此外，可以级联4位LCA，例如，16位LCA可以级联(属于RLCA )，如下图所示。
级联4位LCA的16位LCA三重、超前进位加法器关键路径分析
为什么超前进位加法器在速度方面优于行波进位加法器？ 当然，从进位链的生成中也可以看出，让我们从进位链C4进行比较。
LCA进位的c4栅极电路图
LCA输出S3栅极电路图
从所有a、b和c0、LCA的输出中提前c4，只需要同时生成三电平门延迟、c0、c1、c2、c3，且S3=P3 xor c3，因此4位LCA关键路径为四电平门延迟虽然通过了很多门，但是他们的计算是同时的，4位RCA计算c4需要9个门延迟。 同样是32位加法器，理想的LCA (展开所有进位逻辑)关键路径延迟理论上只需要4个门，而RCA的关键路径延迟是65个门。 如果采用4位级联LCA形成32位LCA，则需要(3 7*2 1 )=18级栅极延迟，关键路径的长度比RCA短。
以上比较忽略了多输入门延迟，但真正的门延迟计算基于不同的门库文件，像通常的4输入那样，AND/OR/NAND等门输入数有限制。 我在这里只是想见你。
总之，RCA的缺点是关键路径长、速度受限、性能不高； LCA关键路径短、速度快、进位链计算相关性小，而对于位宽较大的加法器，PG和进位生成逻辑大、存在大扇出、变化信号多、存在许多网格、面积和复杂度相当的RCA
四、Verilog阐述以下参数LCA基于4位LCA设计，width参数定义为4的倍数，例如20、24、32等。
verilog源代码公众号回复003获取。
多读，关注“纸上谈兵”，不定期更新，共学：