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触发器是时序逻辑电路的基本单元，用于存储1位二进制信息，具有存储和存储功能，所述信息由触发器电路保存。 触发脉冲边缘传感器之间有上升沿敏感和下降沿敏感。 的种类很多，有d触发器、J-K触发器、t触发器等。 另外，根据操作场景的不同，触发器具有置位、复位、使能、选择等功能。
1、d触发器介绍d触发器是最简单的触发器，触发边缘到来时，在其中存储输入端的值，该值与当前存储的值无关。 在两个有效脉冲沿之间，d的跳跃不影响触发器中存储的值，但在脉冲沿到来之前，输入端d需要足够的建立时间，保证信号稳定。 d触发器的逻辑符号如图1-1所示。
2、电路结构触发器主要有两种电路结构，CMOS逻辑门如图2-1，传输门构成的d触发器如图2-2
图2-1CMOS逻辑门构成d触发器
图2-2，传输门构成d触发器
两个电路配置实现的d触发器功能一模一样。 以图2-1为例分析触发器的工作原理。 如图2-1所示，在clk的上升沿到来之前，d输入端输入任何值触发的状态都不变，下一状态与现状相等。 时钟上升沿到来时，由于与时钟信号连接的反相器门引起的暂时延迟，触发器的状态变为d输入端的状态。
3、触发特性表d触发特性表
4、Verilog HDL语言描述d触发器1位d触发器
模块dff (clk、clr、rst、d、q )； //clr清0，rst复位input clk，clr，rst，d； 输出q； reg q； always@(PosedgeclkorPosedgeclr ) beginif ) clr==1(B1 ) q=1) B0； ELSEif(rst==1'B1 ) q=1'b1； else q=d； 结束模块测试代码
模块dff _ t； reg clk、rst、clr、d； wire q； initialbegin clk=1'b0； forever #10 clk=~clk； 结束初始begin clr=1' B0； rst=1'b0； d=1'b0； #10 rst=1'b1； clr=1'b0； d=1'b0； #10 rst=1'b1； clr=1'b1； d=1'b1； #10 rst=1'b0； clr=1'b0； d=1'b1； #20 d=1'b0； #20 d=1'b1； enddffU1).clk (、 clr )、 rst )、 d )、 q )、q )； 结束模块模拟波形